Merrillchip Nou i original en estoc Components electrònics circuit integrat IC DS90UB928QSQX/NOPB

1.

FPDLINK és un bus de transmissió diferencial d'alta velocitat dissenyat per TI, utilitzat principalment per transmetre dades d'imatge, com ara dades de càmera i visualització.L'estàndard evoluciona constantment, des del parell de línies originals que transmeten imatges de 720P@60fps fins a la capacitat actual de transmetre 1080P@60fps, i els xips posteriors admeten resolucions d'imatge encara més altes.La distància de transmissió també és molt llarga, arribant als 20 m, el que la fa ideal per a aplicacions d'automoció.

FPDLINK té un canal d'avançament d'alta velocitat per transmetre dades d'imatge a alta velocitat i una petita part de dades de control.També hi ha un canal cap enrere relativament baixa per a la transmissió d'informació de control invers.Les comunicacions cap endavant i cap enrere formen un canal de control bidireccional, que condueix al disseny intel·ligent de l'I2C a FPDLINK que es tractarà en aquest article.

FPDLINK s'utilitza amb un serialitzador i un deserialitzador emparellats, la CPU es pot connectar al serialitzador o al deserialitzador, depenent de l'aplicació.Per exemple, en una aplicació de càmera, el sensor de la càmera es connecta al serialitzador i envia dades al deserialitzador, mentre que la CPU rep les dades enviades des del deserialitzador.En una aplicació de visualització, la CPU envia dades al serialitzador i el deserialitzador rep les dades del serialitzador i les envia a la pantalla LCD per mostrar-les.

2.

L'i2c de la CPU es pot connectar a l'i2c del serialitzador o del deserialitzador.El xip FPDLINK rep la informació I2C enviada per la CPU i transmet la informació I2C a l'altre extrem mitjançant el FPDLINK.Com sabem, en el protocol i2c, l'SDA es sincronitza mitjançant SCL.En aplicacions generals, les dades es bloquegen al front ascendent de SCL, cosa que requereix que el mestre o l'esclau estigui preparat per a les dades al front descendent de SCL.Tanmateix, a FPDLINK, com que la transmissió FPDLINK està cronometrada, no hi ha cap problema quan el mestre envia dades, com a molt l'esclau rep les dades uns quants rellotges més tard que el mestre les envia, però hi ha un problema quan l'esclau respon al mestre. , per exemple, quan l'esclau respon al mestre amb un ACK quan l'ACK es transmet al mestre, ja és posterior a l'hora enviada per l'esclau, és a dir, ja ha passat pel retard FPDLINK i pot haver perdut l'augment. vora del SCL.

Afortunadament, el protocol i2c té en compte aquesta situació.i2c spec especifica una propietat anomenada i2c stretch, el que significa que l'esclau i2c pot tirar l'SCL cap avall abans d'enviar l'ACK si no està llest, de manera que el mestre fallarà quan intenti tirar l'SCL cap amunt de manera que el mestre continuï intentant-ho. tireu l'SCL cap amunt i espereu que, per tant, quan analitzeu la forma d'ona i2c al costat de l'esclau FPDLINK, trobarem que cada vegada que s'enviï la part de l'adreça esclau, només hi ha 8 bits i l'ACK es respondrà més tard.

El xip FPDLINK de TI aprofita al màxim aquesta funció, en lloc de simplement reenviar la forma d'ona i2c rebuda (és a dir, mantenir la mateixa velocitat de transmissió que l'emissor), retransmet les dades rebudes a la velocitat de transmissió establerta al xip FPDLINK.Per tant, això és important tenir en compte quan s'analitza la forma d'ona i2c al costat de l'esclau FPDLINK.La velocitat de transmissió i2c de la CPU pot ser de 400 K, però la velocitat de transmissió i2c al costat de l'esclau FPDLINK és de 100 K o 1 M, depenent de la configuració alta i baixa de l'SCL del xip FPDLINK.