Lògica i xancletes-SN74LVC74APWR

XanclaiPestilloSón dispositius electrònics digitals comuns amb dos estats estables que es poden utilitzar per emmagatzemar informació, i un flip-flop o tancament pot emmagatzemar 1 bit d'informació.

Flip-Flop (abreujat com FF), també coneguda com a porta biestable, també coneguda com a flip-flop biestable, és un circuit lògic digital que pot funcionar en dos estats.Les xancles romanen en el seu estat fins que reben un pols d'entrada, també conegut com a disparador.Quan es rep un pols d'entrada, la sortida del flip-flop canvia d'estat segons les regles i després roman en aquest estat fins que es rep un altre disparador.

El pestell, sensible al nivell del pols, canvia d'estat sota el nivell del pols del rellotge, el pestell és una unitat d'emmagatzematge activada per nivell i l'acció de l'emmagatzematge de dades depèn del valor del nivell del senyal d'entrada, només quan el pestell es troba al enable, la sortida canviarà amb l'entrada de dades.Latch és diferent del flip-flop, no es tracta de dades de bloqueig, el senyal a la sortida canvia amb el senyal d'entrada, igual que el senyal que passa per un buffer;un cop el senyal de tancament actua com a tancament, les dades es bloquegen i el senyal d'entrada no funciona.Un pestell també s'anomena tancament transparent, el que significa que la sortida és transparent a l'entrada quan no està tancada.

La diferència entre el tancament i el flip-flop
El tancament i el flip-flop són dispositius d'emmagatzematge binaris amb funció de memòria, que són un dels dispositius bàsics per compondre diversos circuits lògics de temporització.La diferència és: el tancament està relacionat amb tots els seus senyals d'entrada, quan el senyal d'entrada canvia els canvis de tancament, no hi ha cap terminal de rellotge;El flip-flop està controlat pel rellotge, només quan el rellotge s'activa per mostrar l'entrada actual, generar la sortida.Per descomptat, com que tant el tancament com el flip-flop són lògics de temporització, la sortida no només està relacionada amb l'entrada actual, sinó també amb la sortida anterior.

1. El pestell s'activa pel nivell, no pel control sincrònic.DFF s'activa per la vora del rellotge i el control sincrònic.

2, el pestell és sensible al nivell d'entrada i es veu afectat pel retard del cablejat, per la qual cosa és difícil assegurar-se que la sortida no produeixi rebaves;És menys probable que el DFF produeixi rebaves.

3, Si utilitzeu circuits de porta per construir el tancament i el DFF, el tancament consumeix menys recursos de la porta que el DFF, que és un lloc superior per al tancament que el DFF.Per tant, la integració de l'ús de tancament a ASIC és superior a DFF, però el contrari és cert en FPGA, perquè no hi ha cap unitat de tancament estàndard a FPGA, però hi ha unitat DFF i un LATCH necessita més d'un LE per realitzar-se.El pestell s'activa de nivell, que equival a tenir un final d'habilitació, i després de l'activació (en el moment del nivell d'habilitació) equival a un cable, que canvia amb La sortida varia amb la sortida.En l'estat no habilitat és mantenir el senyal original, que es pot veure i la diferència de flip-flop, de fet, moltes vegades el tancament no és un substitut de ff.

4, el pestell es convertirà en una anàlisi de temps estàtica extremadament complexa.

5, actualment, el tancament només s'utilitza al circuit de gamma alta, com ara la CPU P4 d'Intel.L'FPGA té una unitat de tancament, la unitat de registre es pot configurar com a unitat de tancament, al manual xilinx v2p es configurarà com a unitat de registre / tancament, el fitxer adjunt és un diagrama d'estructura de mitja llesca xilinx.Altres models i fabricants d'FPGA no van anar a comprovar.--Personalment, crec que xilinx és capaç de fer coincidir directament l'alteració pot ser més problemàtica, per fer uns quants LE, però no el dispositiu xilinx, cada porció es pot configurar així, l'única interfície DDR d'alter té una unitat de tancament especial, generalment només s'utilitzarà un circuit d'alta velocitat en el disseny del pestell.El LE d'altera no és una estructura de tancament, i comproveu els sp3 i sp2e, i altres no per comprovar, el manual diu que aquesta configuració és compatible.L'expressió wangdian sobre altera és correcta, el ff d'altera no es pot configurar per tancar, utilitza una taula de cerca per implementar el tancament.

La regla general de disseny és: evitar el pestell en la majoria de dissenys.us permetrà dissenyar el temps que s'ha acabat, i està molt amagat, no veterà no pot trobar.el més gran perill és no filtrar les rebaves.Això és extremadament perillós per al següent nivell del circuit.Per tant, sempre que pugueu utilitzar el lloc de xancleta D, no feu servir el pestell.