(Components electrònics) 5V927PGGI8

Atributs del producte

Documents i mitjans

Classificacions ambientals i d'exportació

Recursos addicionals

Detalls del producte
PROCESSADOR DE SENYAL DIGITAL DE 24 BITS

El Motorola DSP56307, membre de la família DSP56300 de processadors de senyals digitals programables (DSP), admet aplicacions d'infraestructura sense fil amb operacions de filtratge general.El coprocessador de filtre millorat en xip (EFCOP) processa algorismes de filtre en paral·lel amb el funcionament del nucli, augmentant així el rendiment i l'eficiència generals del DSP.Igual que els altres membres de la família, el DSP56307 utilitza un motor d'alt rendiment i cicle de rellotge únic per instrucció (compatible amb codis amb la popular família bàsica DSP56000 de Motorola), un canviador de barril, adreçament de 24 bits, una memòria cau d'instruccions i un controlador d'accés directe a la memòria, com a la figura 1. El DSP56307 ofereix un rendiment a 100 milions d'instruccions (MIPS) per segon utilitzant un rellotge intern de 100 MHz amb un nucli de 2,5 volts i una potència d'entrada/sortida independent de 3,3 volts.

Visió general
Utilitzant l'arquitectura basada en columnes ASMBL (Advanced Silicon Modular Block) de segona generació, el XC5VLX330T-3FFG1738I conté cinc plataformes diferents (subfamílies), la majoria de les opcions que ofereix qualsevol família FPGA.Cada plataforma conté una proporció diferent de funcions per satisfer les necessitats d'una gran varietat de dissenys lògics avançats.A més del teixit lògic més avançat i d'alt rendiment, els FPGA XC5VLX330T-3FFG1738I contenen molts blocs de nivell de sistema IP dur, inclosos els potents blocs RAM/FIFO de 36 Kbit, segments DSP de 25 x 18 de segona generació, tecnologia Select IO amb en impedància controlada digitalment, blocs d'interfície síncrona font de Chip Sync, funcionalitat de monitor del sistema,

CARACTERÍSTIQUES
Nucli DSP56300 d'alt rendiment
● 100 milions d'instruccions per segon (MIPS) amb un rellotge de 100 MHz a 2,5 V de nucli i 3,3 VI/O
● Codi objecte compatible amb el nucli DSP56000
● Conjunt d'instruccions molt paral·lel
● Unitat lògica aritmètica de dades (ALU)
- Acumulador-multiplicador paral·lel de 24 x 24 bits totalment canalitzat
- Desplaçador de barril paral·lel de 56 bits (canvi ràpid i normalització; generació i anàlisi de flux de bits)
- Instruccions ALU condicionals
- Suport aritmètic de 24 o 16 bits sota control de programari
● Unitat de control de programa (PCU)
- Suport de codi independent de posició (PIC).
- Modes d'adreçament optimitzats per a aplicacions DSP (incloses les compensacions immediates)
- Controlador de memòria cau d'instruccions al xip
- Pila de maquinari ampliable amb memòria en xip
- Bucles DO de maquinari nius
- Interrupcions ràpides de retorn automàtic
● Accés directe a la memòria (DMA)
- Sis canals DMA compatibles amb accessos interns i externs
- Transferències uni, bidimensionals i tridimensionals (incloent l'amortització circular)
- Interrupcions al final del bloc de transferència
- Activació des de línies d'interrupció i tots els perifèrics
● Bucle bloquejat en fase (PLL)
- Permet canviar el factor de divisió de potència (DF) baix sense pèrdua de bloqueig
- Rellotge de sortida amb eliminació de sesg
● Suport a la depuració de maquinari
- Mòdul On-Chip Emulation (On CE).
- Port d'accés de prova (TAP) del grup d'acció de prova conjunta (JTAG)
- El mode de seguiment d'adreces reflecteix els accessos interns de la RAM del programa al port extern