Nous circuits integrats de xip lògic Ic lògic de matriu de porta programable de camp XQR17V16CC44V original FPGA

Xilinx presenta les PROM de configuració QML endurides per radiació de la sèrie QPro™ XQR17V16 d'alta densitat que proporcionen un mètode fàcil d'utilitzar i rendible per emmagatzemar grans fluxos de bits de configuració FPGA de Xilinx.El XQR17V16CC44V és un dispositiu de 3,3 V amb una capacitat d'emmagatzematge de 16 Mb i pot funcionar en un mode sèrie o d'ample byte.per al diagrama de blocs simplificat de l'arquitectura del dispositiu XQR17V16.

Quan l'FPGA està en mode de sèrie mestre, genera un rellotge de configuració que condueix la PROM.Un breu temps d'accés després de la vora del rellotge ascendent, les dades apareixen al pin de sortida PROM DATA que està connectat al pin FPGA DIN.L'FPGA genera el nombre adequat de polsos de rellotge per completar la configuració.Un cop configurat, desactiva la PROM.Quan l'FPGA està en mode sèrie esclau, la PROM i l'FPGA s'han de marcar amb un senyal d'entrada.

Quan l'FPGA està en mode Master SelectMAP, genera el rellotge de configuració que condueix la PROM i l'FPGA.Després de la vora ascendent de CCLK, les dades estan disponibles als pins PROM DATA (D0-D7).Les dades seran registrades a l'FPGA a la vora ascendent següent del CCLK.Quan l'FPGA està en mode Slave SelectMAP, la PROM i l'FPGA s'han de marcar amb un senyal d'entrada.Es pot utilitzar un oscil·lador d'execució lliure per conduir el CCLK.Es poden concatenar diversos dispositius utilitzant la sortida CEO per impulsar l'entrada CE del dispositiu següent.Les entrades de rellotge i les sortides DATA de totes les PROM d'aquesta cadena estan interconnectades.Tots els dispositius són compatibles i es poden connectar en cascada amb altres membres de la família.Per a la programació de dispositius, el programari Xilinx ISE Foundation o ISE WebPACK compila el fitxer de disseny FPGA en un format hexadecimal estàndard, que després es transfereix a la majoria de programadors comercials PROM.

Característiques
• Latch-Up Immune a LET >120 MeV/cm2/mg
• TID garantit de 50 kRad(Si) per especificació 1019,5
• Fabricat sobre substrat epitaxial
• Capacitat d'emmagatzematge de 16 Mbit
• Funcionament garantit en tot el rang de temperatures militars: –55 °C a +125 °C
• Memòria de només lectura programable d'una sola vegada (OTP) dissenyada per emmagatzemar fluxos de bits de configuració de dispositius FPGA Xilinx
• Modes de configuració dual
♦ Configuració sèrie (fins a 33 Mb/s)
♦ Paral·lel (fins a 264 Mb/s a 33 MHz)
• Interfície senzilla amb els FPGA Xilinx QPro
• Cascadable per emmagatzemar fluxos de bits més llargs o múltiples
• Polaritat de restabliment programable (activa alta o activa baixa) per a la compatibilitat amb diferents solucions FPGA
• Procés de porta flotant CMOS de baixa potència
• Tensió d'alimentació de 3,3 V
• Disponible en paquets de ceràmica CK44(1)
• Suport a la programació dels principals fabricants de programadors
• Suport al disseny mitjançant els paquets de programari ISE Foundation o ISE WebPACK
• Retenció de dades de vida útil garantida de 20 anys
Programació
Els dispositius es poden programar en programadors subministrats per Xilinx o proveïdors de tercers qualificats.L'usuari ha d'assegurar-se que s'utilitza l'algoritme de programació adequat i la darrera versió del programari del programador.L'elecció incorrecta pot danyar permanentment el dispositiu.
Descripció
• Latch-Up Immune a LET >120 MeV/cm2/mg
• TID garantit de 50 kRad(Si) per especificació 1019,5
• Fabricat sobre substrat epitaxial
• Capacitat d'emmagatzematge de 16 Mbit
• Funcionament garantit en tot el rang de temperatures militars: –55 °C a +125 °C
• Memòria de només lectura programable d'una sola vegada (OTP) dissenyada per emmagatzemar fluxos de bits de configuració de dispositius FPGA Xilinx
• Modes de configuració dual
♦ Configuració sèrie (fins a 33 Mb/s)
♦ Paral·lel (fins a 264 Mb/s a 33 MHz)
• Interfície senzilla amb els FPGA Xilinx QPro
• Cascadable per emmagatzemar fluxos de bits més llargs o múltiples
• Polaritat de restabliment programable (activa alta o activa
Baix) per a la compatibilitat amb diferents solucions FPGA
• Procés de porta flotant CMOS de baixa potència
• Tensió d'alimentació de 3,3 V
• Disponible en paquets de ceràmica CK44(1)
• Suport a la programació del programador líder
fabricants
• Suport al disseny mitjançant la Fundació ISE o ISE
Paquets de programari WebPACK
• Retenció de dades de vida útil garantida de 20 anys