Nous circuits integrats de xip IC lògics de matriu de porta programable de camp FPGA Spot XC18V04VQG44C originals
Atributs del producte
TIPUS | DESCRIPCIÓ |
Categoria | Circuits integrats (CI) |
Mfr | AMD Xilinx |
Sèrie | - |
paquet | Safata |
Estat del producte | Obsolet |
Tipus programable | Al sistema programable |
Mida de la memòria | 4Mb |
Tensió - Alimentació | 3 V ~ 3,6 V |
Temperatura de funcionament | 0 °C ~ 70 °C |
Tipus de muntatge | Muntatge en superfície |
Paquet / Estoig | 44-TQFP |
Paquet de dispositius del proveïdor | 44-VQFP (10×10) |
Número de producte base | XC18V04 |
Documents i mitjans
TIPUS DE RECURSOS | ENLLAÇ |
Fulls de dades | Sèrie XC18V00 |
Informació ambiental | Xiliinx RoHS Cert |
PCN Obsolescència/EOL | Múltiples dispositius 01/juny/2015 |
Canvi d'estat de la part PCN | Parts reactivades el 25/abril/2016 |
Full de dades HTML | Sèrie XC18V00 |
Classificacions ambientals i d'exportació
ATRIBUT | DESCRIPCIÓ |
Estat RoHS | Compatibilitat amb ROHS3 |
Nivell de sensibilitat a la humitat (MSL) | 3 (168 hores) |
Estat REACH | REACH no afectat |
ECCN | 3A991B1B1 |
HTSUS | 8542.32.0071 |
Recursos addicionals
ATRIBUT | DESCRIPCIÓ |
Paquet estàndard | 160 |
Memòria Xilinx - Proms de configuració per a FPGA
Xilinx presenta la sèrie XC18V00 de PROM de configuració programable al sistema (figura 1).Els dispositius d'aquesta família de 3,3 V inclouen un PROM de 4 megabits, 2 megabits, 1 megabit i 512 quilobits que proporcionen un mètode fàcil d'utilitzar i rendible per reprogramar i emmagatzemar fluxos de bits de configuració FPGA Xilinx.
Quan l'FPGA està en mode de sèrie mestre, genera un rellotge de configuració que condueix la PROM.Un breu temps d'accés després que CE i OE estiguin habilitats, les dades estan disponibles al pin PROM DATA (D0) que està connectat al pin FPGA DIN.Les dades noves estan disponibles un temps d'accés breu després de cada front ascendent del rellotge.L'FPGA genera el nombre adequat de polsos de rellotge per completar la configuració.Quan l'FPGA està en mode sèrie esclau, la PROM i l'FPGA estan marcades per un rellotge extern.
Quan l'FPGA està en mode MAP de selecció mestra, l'FPGA genera un rellotge de configuració que condueix la PROM.Quan l'FPGA està en mode Slave Parallel o Slave Select MAP, un oscil·lador extern genera el rellotge de configuració que condueix la PROM i l'FPGA.Després d'habilitar CE i OE, les dades estan disponibles als pins DATA (D0-D7) de la PROM.Les dades noves estan disponibles un temps d'accés breu després de cada front ascendent del rellotge.Les dades es registren a l'FPGA a la vora ascendent següent del CCLK.Es pot utilitzar un oscil·lador de funcionament lliure en els modes Slave Parallel o Slave Select MAP.
Es poden connectar en cascada diversos dispositius utilitzant la sortida CEO per impulsar l'entrada CE del dispositiu següent.Les entrades de rellotge i les sortides DATA de totes les PROM d'aquesta cadena estan interconnectades.Tots els dispositius són compatibles i es poden connectar en cascada amb altres membres de la família o amb la família PROM sèrie programable única XC17V00.