Xips IC de circuit integrat un lloc compra EPM240T100C5N IC CPLD 192MC 4.7NS 100TQFP
Atributs del producte
| TIPUS | DESCRIPCIÓ |
| Categoria | Circuits integrats (CI) Incrustat CPLD (dispositius lògics programables complexos) |
| Mfr | Intel |
| Sèrie | MAX® II |
| paquet | Safata |
| Paquet estàndard | 90 |
| Estat del producte | Actiu |
| Tipus programable | Al sistema programable |
| Temps de retard tpd(1) Màx | 4,7 ns |
| Tensió d'alimentació interna | 2,5 V, 3,3 V |
| Nombre d'elements/blocs lògics | 240 |
| Nombre de Macrocel·les | 192 |
| Nombre d'E/S | 80 |
| Temperatura de funcionament | 0 °C ~ 85 °C (TJ) |
| Tipus de muntatge | Muntatge en superfície |
| Paquet / Estoig | 100-TQFP |
| Paquet de dispositius del proveïdor | 100-TQFP (14×14) |
| Número de producte base | EPM240 |
El cost ha estat un dels principals problemes als quals s'enfronten els xips empaquetats en 3D, i Foveros serà la primera vegada que Intel els produeixi en gran volum gràcies a la seva tecnologia d'embalatge líder.Intel, però, diu que els xips produïts en paquets 3D Foveros tenen un preu extremadament competitiu amb els dissenys de xips estàndard i, en alguns casos, fins i tot poden ser més barats.
Intel ha dissenyat el xip Foveros perquè sigui el més baix possible i compleixi els objectius de rendiment establerts per l'empresa: és el xip més barat del paquet Meteor Lake.Intel encara no ha compartit la velocitat de la interconnexió de Foveros / mosaic base, però ha dit que els components poden funcionar a uns quants GHz' en una configuració passiva (una declaració que implica l'existència d'una versió activa de la capa intermèdia que Intel ja està desenvolupant). ).Per tant, Foveros no requereix que el dissenyador es comprometi amb l'ample de banda o les restriccions de latència.
Intel també espera que el disseny s'escalfi bé tant pel que fa al rendiment com al cost, el que significa que pot oferir dissenys especialitzats per a altres segments del mercat o variants de la versió d'alt rendiment.
El cost dels nodes avançats per transistor està creixent de manera exponencial a mesura que els processos de xips de silici s'acosten als seus límits.I dissenyar nous mòduls IP (com ara interfícies d'E/S) per a nodes més petits no proporciona gaire retorn de la inversió.Per tant, la reutilització de fitxes/chiplets no crítics en nodes existents "prou bons" pot estalviar temps, costos i recursos de desenvolupament, per no parlar de la simplificació del procés de prova.
Per a xips únics, Intel ha de provar diferents elements de xip, com ara la memòria o les interfícies PCIe, en successió, cosa que pot ser un procés que requereix molt de temps.En canvi, els fabricants de xips també poden provar xips petits simultàniament per estalviar temps.Les cobertes també tenen un avantatge a l'hora de dissenyar xips per a gammes TDP específiques, ja que els dissenyadors poden personalitzar diferents xips petits per adaptar-se a les seves necessitats de disseny.
La majoria d'aquests punts sonen familiars, i tots són els mateixos factors que van portar AMD al camí del chipset el 2017. AMD no va ser el primer a utilitzar dissenys basats en xips, però va ser el primer fabricant important a utilitzar aquesta filosofia de disseny per xips moderns de producció massiva, cosa que sembla que Intel ha arribat una mica tard.Tanmateix, la tecnologia d'embalatge 3D proposada per Intel és molt més complexa que el disseny basat en capes intermediàries orgàniques d'AMD, que té avantatges i desavantatges.
La diferència finalment es reflectirà en els xips acabats, amb Intel dient que s'espera que el nou xip apilat en 3D Meteor Lake estigui disponible el 2023, i Arrow Lake i Lunar Lake arribaran el 2024.
Intel també va dir que s'espera que el xip del superordinador Ponte Vecchio, que tindrà més de 100.000 milions de transistors, estigui al cor d'Aurora, el superordinador més ràpid del món.
