DS90UB914ATRHSRQ1 Original a estrenar QFN DS90UB914ATRHSRQ1 amb el venedor REVALIDAR Oferta
Atributs del producte
| TIPUS | DESCRIPCIÓ | SELECCIONA |
| Categoria | Circuits integrats (CI) Interfície Serialitzadors, deserialitzadors |
|
| Mfr | Texas Instruments | |
| Sèrie | Automoció, AEC-Q100 | |
| paquet | Cinta i bobina (TR) Cinta tallada (CT) Digi-Reel® |
|
| Estat del producte | Actiu | |
| Funció | Deserialitzador | |
| Velocitat de dades | 1,4 Gbps | |
| Tipus d'entrada | FPD-Link III, LVDS | |
| Tipus de sortida | LVCMOS | |
| Nombre d'entrades | 1 | |
| Nombre de sortides | 12 | |
| Tensió - Alimentació | 1,71 V ~ 3,6 V | |
| Temperatura de funcionament | -40 °C ~ 105 °C (TA) | |
| Tipus de muntatge | Muntatge en superfície | |
| Paquet / Estoig | 48-WFQFN Coixinet exposat | |
| Paquet de dispositius del proveïdor | 48-WQFN (7x7) | |
| Número de producte base | DS90UB914 | |
| SPQ | 1000PCS |
Un Serialitzador/Deserialitzador (SerDes) és un parell de blocs funcionals que s'utilitzen habitualment en comunicacions d'alta velocitat per compensar l'entrada/sortida limitada.Aquests blocs converteixen dades entre dades en sèrie i interfícies paral·leles en cada direcció.El terme "SerDes" es refereix genèricament a les interfícies utilitzades en diverses tecnologies i aplicacions.L'ús principal d'un SerDes és proporcionar transmissió de dades a través d'una única línia o aparell diferencialper tal de minimitzar el nombre de pins d'E/S i interconnexions.
La funció bàsica de SerDes està formada per dos blocs funcionals: el bloc Parallel In Serial Out (PISO) (també conegut com convertidor Parallel-to-Serial) i el bloc Serial In Parallel Out (SIPO) (també conegut com convertidor Serial-to-Parallel Out).Hi ha 4 arquitectures SerDes diferents: (1) SerDes de rellotge paral·lel, (2) SerDes de rellotge incrustat, (3) SerDes 8b/10b, (4) SerDes de bits entrellaçats.
El bloc PISO (Entrada paral·lel, sortida en sèrie) normalment té una entrada de rellotge paral·lel, un conjunt de línies d'entrada de dades i tancaments de dades d'entrada.Es pot utilitzar un intern o externbucle bloquejat en fase (PLL)per multiplicar el rellotge paral·lel entrant fins a la freqüència en sèrie.La forma més senzilla del PISO té una únicaregistre de tornque rep les dades paral·leles una vegada per rellotge paral·lel i les desplaça a la velocitat de rellotge en sèrie més alta.Les implementacions també poden fer servir adoble bufferregistrar per evitarmetaestabilitaten transferir dades entre dominis de rellotge.
El bloc SIPO (entrada sèrie, sortida paral·lela) normalment té una sortida de rellotge de recepció, un conjunt de línies de sortida de dades i tancaments de dades de sortida.El rellotge de recepció pot haver estat recuperat de les dades per la sèrierecuperació del rellotgetècnica.Tanmateix, els SerDes que no transmeten un rellotge utilitzen un rellotge de referència per bloquejar el PLL a la freqüència Tx correcta, evitantfreqüències harmòniquespresent en elflux de dades.Aleshores, el bloc SIPO divideix el rellotge d'entrada a la velocitat paral·lela.Les implementacions solen tenir dos registres connectats com un doble buffer.Un registre s'utilitza per registrar el flux en sèrie i l'altre s'utilitza per contenir les dades del costat més lent i paral·lel.
Alguns tipus de SerDes inclouen blocs de codificació/descodificació.L'objectiu d'aquesta codificació/descodificació sol ser col·locar almenys límits estadístics a la velocitat de transicions del senyal per facilitarrecuperació del rellotgeen el receptor, per proporcionarenquadrament, i proporcionarBalanç de corrent continu.
Característiques per al DS90UB914A-Q1
- Qualificat per a aplicacions d'automoció Compatibilitat amb el rellotge de píxels d'entrada AEC-Q10025-MHz a 100-MHz
- Grau de temperatura del dispositiu 2: rang de temperatura ambient de funcionament de -40 ℃ a +105 ℃
- Dispositiu HBM Nivell de classificació ESD ±8kV
- Dispositiu CDM classificació ESD nivell C6
- Càrrega útil de dades programables: canal d'interfície de control bidireccional de baixa latència contínua amb suport I2C a 400 kHz
- Càrrega útil de 10 bits fins a 100 MHz
- Càrrega útil de 12 bits fins a 75 MHz
- Multiplexor 2:1 per triar entre dues imatges d'entrada
- Capaç de rebre cables coaxials de més de 15 m o cables de parell trenat apantallats de 20 m
- Funcionament robust de Power-Over-Coaxial (PoC).
- L'equalitzador de recepció s'adapta automàticament als canvis en la pèrdua de cable
- BLOQUEU el pin d'informe de sortida i la funció de diagnòstic @SPEED BIST per validar la integritat de l'enllaç
- Font d'alimentació única a 1,8 V
- Conforme a ISO 10605 i IEC 61000-4-2 ESD
- Mitigació d'EMI/EMC amb espectre dispers programable (SSCG) i sortides escalonades del receptor
Descripció del DS90UB914A-Q1
El dispositiu DS90UB914A-Q1 ofereix una interfície FPD-Link III amb un canal d'enviament d'alta velocitat i un canal de control bidireccional per a la transmissió de dades a través d'un sol cable coaxial o parell diferencial.El dispositiu DS90UB914A-Q1 incorpora senyalització diferencial tant al canal d'avançament d'alta velocitat com als camins de dades del canal de control bidireccional.El deserialitzador està orientat a les connexions entre les imatges i els processadors de vídeo en una ECU (Unitat de control electrònic).Aquest dispositiu és ideal per conduir dades de vídeo que requereixen una profunditat de píxels de fins a 12 bits més dos senyals de sincronització juntament amb un bus de canal de control bidireccional.
El deserialitzador inclou un multiplexor per permetre la selecció entre dues imatges d'entrada, una activa a la vegada.El transport de vídeo primari converteix dades de 10 o 12 bits en un únic flux en sèrie d'alta velocitat, juntament amb un transport de canal de control bidireccional de baixa latència independent que accepta informació de control des d'un port I2C i és independent del període de supressió de vídeo.
L'ús de la tecnologia de rellotge incrustada de TI permet una comunicació dúplex transparent sobre un únic parell diferencial, que transporta informació del canal de control asimètric-bidireccional.Aquest flux en sèrie únic simplifica la transferència d'un ampli bus de dades a través de traces de PCB i cable eliminant els problemes de desviació entre les dades paral·leles i les rutes del rellotge.Això estalvia significativament el cost del sistema reduint els camins de dades que al seu torn redueixen les capes de PCB, l'amplada del cable i la mida del connector i els pins.A més, les entrades Deserializer proporcionen una igualació adaptativa per compensar la pèrdua dels mitjans a distàncies més llargues.La codificació/descodificació equilibrada de CC interna s'utilitza per suportar interconnexions acoblades a CA.
